CXTP65196A DDR终端稳压器
2A源/吸电流 | 支持DDR/DDRII/DDRIII/DDRIV/LPDDRII/LPDDRIII | 1.1V-3.5V输入

产品版本：Rev 1.0 | 更新日期：2026年7月 | 型号：CXTP65196A | 封装：WDFN-10L 2x2

嘉泰姆电子（JTM-IC）推出的 CXTP65196A 是一款高性能 sink/source 跟踪终端稳压器，专为 DDR/DDRII/DDRIII/DDRIV/LPDDRII/LPDDRIII 内存总线终端（VTT）供电而设计。该芯片集成了高速运算放大器，可提供快速负载瞬态响应，并仅需 10μF 陶瓷输出电容 即可稳定工作。CXTP65196A 支持 远程感测（Remote Sensing） 功能，完全符合 JEDEC 规范对 DDR 内存 VTT 终端的所有要求。芯片输入电压范围 1.1V 至 3.5V，控制电压范围 2.9V 至 5.5V，具备 2A 源电流和 2A 吸电流能力，内置高侧 N-MOSFET 和低侧 N-MOSFET，分别实现电流源和电流阱功能。CXTP65196A 采用热效率优异的 WDFN-10L 2x2 封装，是笔记本、台式机、服务器、电信/数据通信设备、LCD/PDP 电视、复印机/打印机及机顶盒等系统中 DDR 内存供电的理想选择。

1. 产品概述与市场定位

在当代计算机系统、服务器及嵌入式平台中，DDR 内存的高速运行对供电质量提出了严苛要求。DDR 总线终端电压（VTT）必须精确跟踪 VDDQ/2，并具备快速响应负载变化的能力，以保障数据总线的信号完整性。CXTP65196A 作为一款 线性 sink/source 跟踪终端稳压器，其核心优势在于 宽输入电压范围（1.1V-3.5V） 和 宽控制电压范围（2.9V-5.5V），可灵活适配多种系统电源架构。芯片内部集成的高侧 N-MOSFET 与低侧 N-MOSFET 分别负责电流源和电流阱，无需外部功率晶体管，大幅降低了系统 BOM 成本与 PCB 面积。

芯片的 远程感测（SENSE） 功能可精确补偿输出路径上的压降，确保负载端电压始终精准跟踪 VDDQSNS/2。内置的 高速误差放大器 提供卓越的负载瞬态响应，配合 10μF 陶瓷输出电容 即可实现稳定输出，满足 JEDEC 对 DDR/DDRII/DDRIII/DDRIV/LPDDRII/LPDDRIII 所有 VTT 规格要求。REFOUT 基准输出 提供 10mA 源/吸电流能力，可为系统提供 VDDQ/2 参考电压。CXTP65196A 采用 WDFN-10L 2x2 超小型封装，是高密度、高性能 DDR 内存供电方案的理想选择。

2. 主要特点与技术亮点

• 高速误差放大器：提供快速负载瞬态响应，确保 VTT 电压在负载突变时保持稳定，满足 DDR 内存对供电动态性能的严格要求。
• 远程感测（SENSE）：通过 SENSE 引脚直接检测负载端或输出电容正端的电压，精确补偿 PCB 走线和连接器引入的压降，保证 VTT 精度。
• 陶瓷输出电容兼容：专为低 ESR 陶瓷电容优化设计，仅需 10μF 陶瓷输出电容即可稳定工作，降低系统成本并节省 PCB 空间。
• REFOUT 基准输出：提供 VDDQSNS/2 基准电压输出，具备 10mA 源/吸电流能力，可用于外部电路或作为系统参考。
• S3/S5 电源状态控制：支持 JEDEC 电源状态管理，S3 状态下 VOUT 关断并放电至 GND，S4/S5 状态下 REFOUT 和 VOUT 均关断并放电，有效降低系统待机功耗。
• 软启动功能：内置软启动电路，在启动过程中平滑建立输出电压，避免冲击电流对系统造成干扰。
• 全面保护机制：包括 VCNTL UVLO（欠压锁定）、VDDQSNS UVLO、输出过流保护（OCP）以及热关断保护（TSD），确保芯片在异常条件下安全运行。
• 超小封装：WDFN-10L 2x2 封装，占板面积仅 4mm²，适合高密度 PCB 布局。

3. 典型应用电路

CXTP65196A 的典型应用电路极为简洁：VIN 引脚连接 1.1V-3.5V 电源（通常为系统 VDDQ），VCNTL 引脚连接 2.9V-5.5V 控制电源（通常为 3.3V 或 5V 系统电源），VDDQSNS 引脚连接 DDR 内存的 VDDQ 电压，VOUT 引脚输出 VTT 终端电压（VDDQ/2），SENSE 引脚连接至负载端或输出电容正端实现远程感测，REFOUT 引脚通过 0.1μF 陶瓷电容接地提供基准输出，S3/S5 引脚连接系统电源状态信号，PGND 和 GND 分别连接功率地和模拟地。输入 VIN 和 VCNTL 各需 10μF 和 4.7μF 陶瓷电容，输出 VOUT 需 10μF 陶瓷电容。

图1. 典型应用电路（DDR内存VTT终端供电）

4. 极限参数与电气特性（设计参考）

5. 工作原理与设计指导

5.1 跟踪稳压器架构

CXTP65196A 采用线性 sink/source 跟踪稳压器架构。芯片内部包含一个高速误差放大器（OP）、一个高侧 N-MOSFET（源电流路径）和一个低侧 N-MOSFET（吸电流路径）。所有控制电路由 VCNTL 电源供电。在正常工作状态下，误差放大器通过调节高侧和低侧 MOSFET 的栅极驱动电压，使 SENSE 引脚电压精确跟踪 VDDQSNS/2 电压。当负载需要电流时（源电流），高侧 N-MOSFET 导通，VIN 向 VOUT 供电；当负载需要灌入电流时（吸电流），低侧 N-MOSFET 导通，VOUT 向 PGND 释放电流。这种推挽式结构确保 VTT 总线始终保持稳定，无论负载电流方向如何变化。

5.2 远程感测（SENSE）

远程感测是 CXTP65196A 的关键功能之一。SENSE 引脚应连接至输出电容正端或负载端，误差放大器直接比较 SENSE 电压与 VDDQSNS/2 基准电压，从而精确补偿从 VOUT 引脚到负载之间的 PCB 走线和连接器引入的压降。这种闭环检测机制确保了 DDR 内存颗粒端的 VTT 电压始终保持在 JEDEC 规定的精度范围内，有效提升系统信号完整性。SENSE 引脚为高阻抗输入，对输出回路不产生额外负载。

5.3 REFOUT 基准输出

CXTP65196A 内置 REFOUT 缓冲器，可输出与 VDDQSNS/2 相等的基准电压，具备 10mA 源/吸电流能力。REFOUT 引脚需通过 0.1μF 陶瓷电容接地，以滤除噪声并保证基准电压的稳定性。该输出可用于外部电路参考或作为系统其他模块的基准源。REFOUT 具备独立的限流保护（典型值 40mA），在输出短路时自动限制电流，保护芯片和外部电路。

5.4 电源状态控制（S3/S5）

CXTP65196A 通过 S3 和 S5 输入引脚实现 JEDEC 标准电源状态管理。表 1 总结了 S3/S5 逻辑状态与 REFOUT/VOUT 输出的对应关系：

在 S3 状态下，VOUT 关断并通过内部放电电阻（典型 18Ω）快速放电至 GND，而 REFOUT 继续保持输出，为系统提供待机参考电压。在 S4/S5 状态下，REFOUT 和 VOUT 均关断并放电，系统进入最低功耗模式。这种精细的电源状态管理有助于优化系统整体功耗，特别是在笔记本和移动设备中延长电池续航时间。

5.5 保护机制

• VCNTL UVLO（欠压锁定）：当 VCNTL 电压低于 2.5V（典型下降阈值）时，芯片关闭所有输出，防止控制电路在欠压条件下异常工作。UVLO 上升阈值为 2.7V（典型），滞后 120mV，确保可靠启动。
• VDDQSNS UVLO：当 VDDQSNS 电压低于内部阈值时，芯片关闭 VOUT 输出，防止在 VDDQ 未就绪时 VTT 异常输出。
• 过流保护（OCP）：源电流和吸电流路径均通过内部检测电阻实时监测。当输出电流超过限流阈值（典型 2A）时，OCP 电路将限制电流至设计值。若 VOUT 超出 PGOOD 窗口，电流将折返至一半值，进一步保护芯片和负载。
• 热关断（TSD）：当芯片结温超过 160°C（典型）时，高侧和低侧功率 MOSFET 同时关断，芯片停止工作；当结温降至 120°C（典型）以下时，芯片自动恢复至正常工作状态。这种滞回设计避免了热振荡。

6. 基于 CXTP65196A 的 DDR4 内存供电设计实例

设计目标：一款高性能服务器主板，配置 8 条 DDR4 DIMM 插槽，VDDQ=1.2V，VTT 需提供 2A 峰值源/吸电流能力，要求 VTT 精度 ±20mV，支持远程感测以补偿 DIMM 插槽压降。

• 系统配置：选用 CXTP65196A，VIN 接系统 1.2V（VDDQ），VCNTL 接 3.3V 系统电源，VDDQSNS 接 DDR4 VDDQ 远端检测点。输出电容选用 10μF 陶瓷电容（X5R/X7R，耐压 6.3V），输入 VIN 和 VCNTL 分别并联 10μF 和 4.7μF 陶瓷电容。SENSE 引脚连接至最后一个 DIMM 插槽附近的 VTT 走线端，实现精确远程感测。
• 参数设置：S3 和 S5 引脚分别连接系统电源管理控制信号。在正常 S0 状态下，VOUT 输出 0.6V（VDDQ/2），为 DIMM 提供 VTT 终端电压。REFOUT 输出 0.6V 基准，通过 0.1μF 电容滤波后可作为系统参考。
• 性能验证：在 1.5A 负载瞬态条件下，VOUT 电压过冲/下冲小于 30mV，恢复时间小于 2μs。输出电容仅需 10μF 陶瓷电容，满载时输出电压偏移 ±25mV，完全满足 JEDEC 对 DDR4 VTT 的精度要求（±40mV）。
• 热设计：在 T_A=50°C 环境温度下，芯片功耗约 0.6W（取决于 VIN 与 VOUT 压差及负载电流），θ_JA=80°C/W 时结温约 98°C，远低于 125°C 推荐结温上限。Exposed Pad 需焊接至大面积 PGND 铜皮，并通过过孔散热至内层地层。
• PCB 布局要点：VIN、VCNTL 和 VOUT 的陶瓷电容尽可能靠近芯片引脚放置，距离小于 0.5 英寸。SENSE 走线采用 Kelvin 连接，从负载端单独引出，避免与 VOUT 大电流路径重叠。PGND 和 GND 在 Exposed Pad 处单点连接，模拟地与功率地分开布线。

7. PCB 布局建议

• 输入电容放置：VIN 输入电容（10μF 陶瓷）和 VCNTL 输入电容（4.7μF 陶瓷）必须尽可能靠近芯片对应引脚，距离小于 0.5 英寸（12.7mm），以减少寄生电感对高频瞬态响应的影响。
• 输出电容放置：VOUT 输出电容（10μF 陶瓷）应靠近 VOUT 引脚放置，但 SENSE 检测点应位于输出电容正端或负载端，以实现最佳远程感测效果。输出电容的地端应直接连接至 PGND 平面。
• SENSE 走线：SENSE 信号为高阻抗模拟信号，走线应远离噪声源（如 SW 节点、电感、大电流路径），建议走线宽度 10mil 以上，并用地线包围保护。采用 Kelvin 检测方式，从负载端或输出电容正端单独引出。
• REFOUT 电容：REFOUT 引脚需 0.1μF 陶瓷电容接地，电容应紧靠 REFOUT 和 GND 引脚，滤波效果最佳。
• 地线分割：PGND（功率地）承载大电流，应使用宽铜皮或整层地平面；AGND（模拟地）为小信号参考地，应独立走线。PGND 和 AGND 在 Exposed Pad 处单点连接（建议在芯片下方通过过孔连接）。
• 散热设计：Exposed Pad（裸露焊盘）必须焊接至 PCB 地平面，并通过多个过孔（建议 0.3mm 直径，间距 1.0mm）连接至内层和底层地平面，以增强散热。根据热设计公式 P_D(MAX) = (T_J(MAX) - T_A) / θ_JA，在 T_A=85°C 时最大功耗约 0.5W（T_J=125°C），需确保实际功耗不超过此值。
• S3/S5 控制走线：S3/S5 为数字逻辑信号，走线长度尽量短，避免与功率走线平行耦合，防止误触发。

8. 订购信息与技术支持

CXTP65196A 采用 WDFN-10L 2x2 封装，无铅、RoHS 合规，符合 Richtek Green Policy 和 IPC/JEDEC J-STD-020 标准。嘉泰姆电子提供工程样品、量产芯片及全面的技术支持，包括评估板、参考设计和 FAE 现场支持。